本资源包含使用Verilog语言编写的FPGA交通信号灯控制系统的逻辑设计及对应的Quartus工程文件，适用于数字系统课程实验和学习。
FPGA设计交通信号灯演示逻辑Verilog设计源码Quartus工程文件采用的是Cyclone4E系列中的EP4CE10F17C8 FPGA型号，并且使用了Quartus版本18.0。
模块定义如下：
```verilog
module top_traffic(
input sys_clk, //系统时钟信号
input sys_rst_n, //系统复位信号
output [3:0] sel, //数码管位选信号
output [7:0] seg_led, //数码管段选信号
output [5:0] led //LED使能信号
);
```
内部定义了一些必要的线性元素：
```verilog
wire [5:0] ew_time; //东西方向状态剩余时间数据
wire [5:0] sn_time; //南北方向状态剩余时间数据
wire [1:0] state ; //交通灯的状态，用于控制LED灯的点亮
// 交通灯控制模块
traffic_light u0_traffic_light(
.sys_clk(sys_clk),
.sys_rst_n (sys_rst_n),
.ew_time(ew_time),
.sn_time(sn_time),
.state(state)
);
// 数码管显示模块
seg_led u1_seg_led(
.sys_clk (sys_clk) ,
.sys_rst_n (sys_rst_n),
.ew_time (ew_time),
.sn_time (sn_time),
.en(1b1),
.sel(sel),
.seg_led(seg_led)
);
// LED灯控制模块
led u2_led(
.sys_clk(sys_clk ),
.sys_rst_n(sys_rst_n),
.state(state ),
.led(led )
);
endmodule
```
5星
