
Using SystemVerilog to Write Testbenches: PDF Version
5星
- 浏览量: 0
- 大小:None
- 文件类型:None
简介:
本PDF文档详细介绍了使用SystemVerilog编写验证IP核和片上系统(SoC)的测试平台的方法和技术。
这本书有一个明显的遗漏:断言(assertions)和形式验证(formal verification)。这并不是说它们不重要。SystemVerilog 包括了用于编写使用时间表达式的断言和覆盖率属性的构造语义。形式验证已经是一种适用于某些设计类的有效方法。这只是划定界限的问题。已经有专门介绍断言或形式验证的书籍,而本书的重点在于可预见未来动态功能验证的核心内容:利用测试平台进行的功能验证。
全部评论 (0)
还没有任何评论哟~


