2023年集创赛国家级二等奖，《基于脉动阵列的卷积层加速器》- 紫光同创杯 + Verilog 项目源码及文档说明

简介：
本作品荣获“紫光同创杯”2023年全国大学生集成电路创新大赛国家级二等奖，采用Verilog编写，旨在通过脉动阵列技术优化卷积层加速器性能。提供完整项目源代码和详细文档支持。 项目介绍： 本项目为2023年集创赛国二紫光同创杯参赛作品，基于脉动阵列设计了一个简单的卷积层加速器，并使用Verilog编写代码。该加速器支持yolov3-tiny的第一层卷积层计算，并可根据FPGA端DSP资源灵活调整脉动阵列结构以实现不同的计算效率。 项目首先在Vivado上进行设计和仿真，然后移植到紫光的开发板上。开源版本为适用于Vivado的设计方案，所用芯片型号是Zynq UltraScale+ MPSoCs, xczu3eg-ubva530-2LV-e (active)。 请注意，在下载项目代码后，如果遇到运行问题可以私聊寻求远程教学帮助。所有上传的项目代码都经过测试并成功运行过，请放心使用！ 本项目适用于计算机相关专业（如计算机科学、人工智能、通信工程、自动化和电子信息等）的学生、教师或企业员工学习参考，并适合初学者进行进阶学习，同样也可作为毕业设计项目、课程设计作业以及初期立项演示用途。 对于有一定基础的学习者，可以在现有代码基础上进一步修改以实现其他功能，用于毕业论文、课程设计或者作业等目的。下载后请首先阅读README.md文件（如有），仅供学习参考，请勿用于商业用途。