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Logisim单总线CPU设计，采用定长指令周期和3级时序架构（HUST）。

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简介：
MIPS指令译码器设计，专注于2个定长指令周期的实现。随后，针对时序发生器FSM的设计进行了探索，接着深入研究了定长指令周期下的时序发生器输出函数设计。进一步地，对硬布线控制器组合逻辑单元的构建进行了设计，并着重于2个定长指令周期的硬布线控制器设计。最后，探讨了单总线CPU设置在定长指令周期中的应用。

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  • Logisim单总线CPU设计（固定长度指令周期，三阶段时序）(HUST).txt
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    本文档详细介绍了在华中科技大学课程项目中，基于Logisim软件进行单总线架构CPU的设计过程，采用固定的指令周期和三阶段时序控制方法。 MIPS指令译码器设计 2. 定长指令周期---时序发生器FSM设计 3. 定长指令周期---时序发生器输出函数设计 4. 硬布线控制器组合逻辑单元 5. 定长指令周期---硬布线控制器设计 6. 定长指令周期---单总线CPU设计
     
  • 单总线CPU设计（固定指令周期三级时序）(HUST).zip
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    本资源为华中科技大学编写的《单总线CPU设计（固定指令周期三级时序）》项目文件，内容涵盖基于固定指令周期和三级时序的单总线CPU的设计与实现。 只要复制代码放进头歌里就能得满分。
     
  • Educode单总线CPU设计实验（固定长度指令周期，三级时序）(HUST)
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    本实验为华中科技大学开设的Educode单总线CPU设计课程内容之一，旨在通过构建具有固定长度指令周期及三级时序控制机制的简化模型，深入理解计算机系统结构与工作原理。 1. MIPS指令译码器设计 2. 定长指令周期---时序发生器FSM设计 3. 定长指令周期---时序发生器输出函数设计 4. 硬布线控制器组合逻辑单元 5. 定长指令周期---硬布线控制器设计 6. 定长指令周期---单总线CPU设计 以上内容全通关，可在logisim中查看电路，并可将电路转换为txt文件上传代码。
     
  • 计组头歌实验：单总线CPU设计（定长指令周期，3级时序）(HUST)1-6关
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    本实验为华中科技大学计算机组成原理课程中的“单总线CPU设计”部分，涵盖定长指令周期和三阶段时序控制。从基础概念到实践操作，帮助学生掌握CPU内部工作原理及设计方法，通过六关挑战逐步加深理解与技能。 码上即通关，快来试试！
     
  • 头歌任务：总线CPU设计（变长指令周期，3级时序）(HUST).zip
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    本资源为华中科技大学提供的“头歌任务：总线CPU设计”，涵盖变长指令周期及三阶段时序模型等内容，适用于深入学习计算机体系结构。 只要复制代码放进头歌里就能得满分。
     
  • 单总线CPU设计（含变长指令周期与三级时序）(HUST).rar
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    本资源为华中科技大学(HUST)关于单总线CPU设计的教学资料，涵盖变长指令周期及三级时序控制等内容。 我在计算机组成原理的头歌平台上完成了所有的闯关任务，但不确定是否真的可以运行起来，反正我通过所有平台上的测试了。
     
  • 单总线CPU设计（固定长度指令周期与三级时序）(HUST)通关代码
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    本作品聚焦于单总线CPU的设计与实现，特别强调了固定长度指令周期和三级时序控制机制。通过华中科技大学(HUST)的课程项目挑战，成功完成了复杂电路设计及验证，并顺利通关。 本实训项目旨在帮助学生理解定长指令周期三级时序系统的设计，并利用该时序构造硬布线控制器，在单总线CPU上支持5条典型MIPS指令的运行，最终使CPU能够执行内存冒泡排序任务。具体包含以下几关： 1. MIPS指令译码器设计 2. 定长指令周期---时序发生器FSM设计 3. 定长指令周期---时序发生器输出函数设计 4. 硬布线控制器组合逻辑单元设计 5. 定长指令周期---硬布线控制器设计 6. 定长指令周期---单总线CPU设计
     
  • CTGU单总线CPU设计（含变长指令周期及三级时序）（HUST）（Circ文件）
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    本作品为华中科技大学项目，专注于CTGU单总线CPU的设计，特别强调了变长指令周期和三级时序控制机制的创新应用。文档类型为Circ文件，详细记录了设计过程与成果。 CTGU单总线CPU设计（变长指令周期3级时序）
     
  • 计组头歌实验：单总线CPU设计（变长指令周期，3级时序）(HUST)1-6关源码
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    本项目为华中科技大学计算机组成原理课程中的单总线CPU设计实验代码集合，涵盖1至6关挑战内容，实现变长指令周期及三阶段时序控制。 码上即通关，快来试试！
     
  • 华科计算机组成原理头歌Educoder Logisim单总线CPU设计（定长指令周期，3级时序，HUST）1~6关满分攻略
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    本课程提供华中科技大学计算机组成原理头歌Educoder平台Logisim软件单总线CPU设计的详细攻略，涵盖1至6关，包括定长指令周期与三级时序的设计技巧，助你轻松获取高分。适合HUST学子及对计算机硬件感兴趣的读者学习参考。 仅通过头歌测试的完成文件（MipsOnBusCpu-3.circ）6关全部满分通过测试，无其他内容。 学习内容包括： 1. MIPS指令译码器设计 2. 定长指令周期---时序发生器FSM设计 3. 定长指令周期---时序发生器输出函数设计 4. 硬布线控制器组合逻辑单元 5. 定长指令周期---硬布线控制器设计 6. 定长指令周期---单总线CPU设计