MIPSCPU涉及流水线CPU设计，借助Quartus平台，并使用Verilog HDL进行开发，同时强调团队协作。

简介：
该文档详细阐述了流水线 CPU 设计，涵盖了 Quatrus 平台的使用、Verilog HDL 编程语言以及团队协作编写 MIPS CPU 的过程。目前，该项目仍处于早期开发阶段，主要集中于实现 MIPS CPU 的核心功能。具体而言，32 位 MIPS 处理器的 Verilog 仿真中，已完成了五级流水线静态分支未采用分支预测器解码中的分支检测（即第二阶段），并具备了停顿机制以规避写后读（RAW）等潜在数据冲突。此外，通过内存转发（第四阶段）和写回（第五阶段）的优化策略，进一步提升了性能。该项目需要借助 Verilog 模拟器，例如 Quatrus，进行验证和测试。文档作者为徐东李千克，版权归 Rui-Yi Zhang, Dong Xu, Qian-Ke Li 所有，采用以下版权声明： :copyright: 2014, Rui-Yi Zhang, Dong Xu, Qian-Ke Li。 版权所有。 该项目以免费软件的形式发布。