
System Verilog Vivado 图像视频缩放代码及仿真工程
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简介:
本项目提供基于System Verilog和Xilinx Vivado环境下的图像与视频缩放算法实现及其仿真实例。适用于FPGA开发人员学习与参考。
本段落讨论了使用Verilog进行图像临近缩小算法的编写,在Xilinx Vivado FPGA平台上用System Verilog实现图像视频算法仿真,并以图片文件代替视频数据来进行图像视频缩放算法的测试,重点是实施临近缩放算法。文章还涉及到了利用Verilog读写BMP格式的文件以及使用Verilog进行视频缩放的相关内容。
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