
SPDIF Verilog
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简介:
SPDIF Verilog是指使用Verilog硬件描述语言实现Sony/Philips数字接口格式(SPDIF)相关设计和验证的过程。这段简介适用于从事音频传输技术研究或电子工程领域的人员参考。
SPDIF接口的Verilog源码可用,并包含Testbench。
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简介:
SPDIF Verilog是指使用Verilog硬件描述语言实现Sony/Philips数字接口格式(SPDIF)相关设计和验证的过程。这段简介适用于从事音频传输技术研究或电子工程领域的人员参考。
SPDIF接口的Verilog源码可用,并包含Testbench。


