第六次 实验：多功能数字钟（Python版）.docx

简介：
实验六的目标是让学生透彻理解数字钟的工作原理以及运用VHDL编程实现时序逻辑电路的设计。在此实验中，学生需掌握驱动七段码管显示的代码编写，并学习一些VHDL编程技巧。实验所需的硬件为EDASOPC实验箱。基于1Hz标准信号的设计原则下，数字钟会每秒钟、每分钟和每小时依次增加数值。当秒位由59变为00时，分钟位递增；而当分钟满59进位至小时，并受24小时制的严格限制。采用组合编码方案：高位通过三位十进制BCD码表示，低位则采用四位七段字符管显示。考虑到七位字符管按顺序轮流点亮所需的高频电脉冲需求，必须将主系统时钟频率相应调低至1赫兹。另外，在定时发出声响以提醒用户方面，须选择符合人类感知极限的音频频段。具体而言，系统的报时声音应控制在300赫兹至3400赫兹范围内。实验内容涉及设计一个数字钟系统，能够呈现小时-分钟-秒的时间显示，并具备整点报时的功能。在报时时，系统将在10秒前发出高音警报，在5秒内通过低频提示信息进行警告，并在最终的1秒钟内进行高频提醒。本实验中采用频率为10kHz的标准时钟芯片，经过分频处理后获得精确到每秒的主时钟信号。通过控制键S1、S2分别调节小时数值及分钟数值，而键S8则具有清零功能。采用数字音频模块输出报时音效，其中低频提示音为1.25kHz的声音，高频提醒音则使用频率为2.5kHz的超声波信号。实验步骤包括以下内容：首先创建Quartus II工程并实现VHDL代码的开发；随后进行编译、仿真及管脚绑定操作；完成FPGA下载流程，并对实际运行结果进行测试。其中，关键模块all_clock用于生成不同频率的时钟信号；count60模块负责秒和分钟计数功能；而count24则实现小时计数功能。这些模块的仿真波形及其对应实验数据需要进行详细分析。数学表达式：$F_{\text{all\_clock}} = \frac{\text{输入时钟频率}}{2^{N}}}$，其中N为分频因子。在VHDL语言中，端口、信号与变量各自具有独特的特征。作为模块间的信息传递通道，端口主要用于指定输入与输出。信号的行为模式类似于硬连线，在异步操作下，它们能够在同一个时钟周期内被多个处理单元同步访问。变量则表现为软件中的变量，在同步更新机制下，它们的值只能在同一处理单元内进行更新。撰写实验报告时需对各个模块的功能进行详尽阐述。例如，详细分析计数器的工作原理以及分频器的运行机制，并结合仿真波形中各信号的变化进行深入探讨。此外，需要对比端口、信号和变量之间的异同点，并分享实验过程中积累的学习心得与实践经验。 本实验涵盖了数字逻辑、时序电路、VHDL编程和硬件实现等多个领域，并且其主要目标是提升学生的实践能力和理论知识的实际运用水平。基于这一实验，学生们不仅能够更深入地理解和掌握数字系统设计过程，而且还能熟练掌握FPGA开发的基础技术。