
数字逻辑课程设计中的加法器实现.zip
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简介:
本项目为《数字逻辑》课程设计的一部分,主要内容是利用Verilog或VHDL语言实现不同类型的加法器,并进行仿真验证。通过该项目可深入了解加法器的工作原理及其在硬件描述语言中的应用。
这里是WUST数字逻辑课设的一道题目,内容是设计三位十进制加法器和八位二进制加法器,都需要用数码管显示,使用的是老师提供的isis软件。其中八位二进制加法器的用法可以参考另一篇讲解文章。
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