12位逐次逼近型ADC转换器的设计.doc

简介：
本文档详细介绍了一种12位逐次逼近型ADC（SAR ADC）转换器的设计流程与技术细节，包括架构选择、电路设计以及性能优化策略。 SAR ADC的基本结构如图1所示，包括采样保持电路（S/H）、比较器（COMPARE）、数/模转换器（DAC）、逐次逼近寄存器（SAR REGISTER）以及逻辑控制单元（SAR LOGIC）。模拟输入电压VIN通过采样保持电路进行采集并保存。为了执行二进制搜索算法，首先由逻辑控制单元将N位寄存器设置在中间位置，即最高有效位MSB被置为“1”，其余各位均设为“0”。此时DAC输出的电压VDAC等于参考电压VREF的一半。 比较器会对比VIN和VDAC。如果VIN大于VDAC，则比较器输出一个“1”信号；反之，若VIN小于VDAC，则比较器给出的是“0”信号。随后根据比较结果调整寄存器中MSB的状态，并且逻辑控制单元移至次高位进行下一次的设置与比较操作，直至最低有效位LSB完成对比为止。 当所有位置都完成了相应的比较过程之后，本次转换结束，N位的结果会被保存在寄存器内。这些数据即代表了输入模拟信号转化成数字形式后的代码值。