
Verilog中任务(task)的应用方法
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简介:
本文将详细介绍在Verilog硬件描述语言中的任务(Task)机制,包括其定义、调用方式以及如何利用Task来简化代码和实现模块化设计。
在综合过程中不能包含时序控制的task里,其内部变量均为局部变量。如果希望使用task持续地改变一个变量,则需要在其外部定义一个全局变量。
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简介:
本文将详细介绍在Verilog硬件描述语言中的任务(Task)机制,包括其定义、调用方式以及如何利用Task来简化代码和实现模块化设计。
在综合过程中不能包含时序控制的task里,其内部变量均为局部变量。如果希望使用task持续地改变一个变量,则需要在其外部定义一个全局变量。


