西北工业大学计算机学院数字逻辑实验报告（第四篇）
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简介：
本实验报告为《西北工业大学计算机学院数字逻辑课程》系列之一，主要记录并分析了学生进行的第四阶段实验内容，包括电路设计、验证及问题解决过程。
西工大计算机学院的计算机数字逻辑实验报告提供了关于实验四的内容供同学们参考。该报告包括了实验截图及相关设计细节。
本次实验的目标是：
1. 掌握使用可综合Verilog语言进行状态机的设计与测试验证；
2. 学习如何在FPGA上实现设计。
所需硬件和软件资源如下：
- 安装有ModelSim、Quartus的PC机
- Altera DEII-115实验箱
具体实验内容包括：
1. 跑马灯设计及其实现在FPGA上的应用（run.v）
2. 有限状态机的设计，参考教材中的图6.86。
在使用Quatusll进行开发时，需要完成以下步骤：
第一步：编码。利用文本编辑器正确编写源文件（如本例的run.v），并通过ModelSim仿真确认电路设计无误。
第二步：新建工程。创建新项目，并确保工程项目名称与模块名一致，同时选择与实验板匹配的FPGA器件型号（例如Cyclone IV E系列EP4CE115F29C7）。
第三步：添加文件。将所有源代码文件（如本例中的run.v）加入到工程中。
第四步：编译。启动Quatusll进行项目编译，完成设计流程的验证和实施阶段。
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