
SNPS官网最新的UVM/VCS资料
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简介:
本资料为SNPS官网最新发布的UVM(Universal Verification Methodology)与VCS(Verilog Simulation System)相关文档,涵盖验证方法学及仿真工具使用指南。
VCS是一个高性能且高容量的Verilog模拟器,它将高级抽象验证技术集成到一个开放式的本地平台中。作为一款编译后的代码模拟器,它可以分析、编译并模拟Verilog、SystemVerilog、OpenVera和SystemC设计描述,并提供一系列仿真与调试功能来确保设计方案的有效性。这些特性包括源代码级的调试以及对仿真结果进行查看的功能。通过提供用于RTL功能验证的最快且最高容量的Verilog仿真,VCS能够显著加快系统验证的过程。
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