Verilog数字系统课程设计之出租车计价器

简介：
本项目为《Verilog数字系统课程设计》中的一个实践任务，旨在通过设计并实现出租车计价器来增强学生对硬件描述语言Verilog的理解和应用能力。参与者需要运用逻辑思维与编程技巧创建一个模拟现实世界问题的解决方案，这不仅强化了他们关于时序逻辑电路、状态机等关键概念的认识，还促进了团队协作及创新思考的能力培养。 使用Verilog硬件描述语言编写的出租车计价器，在Quartus ii 9.0环境中编写，并在Cyclone EP1C6Q240C8平台上运行。主要功能如下：输入时钟为系统晶振50MHz；两个开关分别控制开始/停止计费和出租车行进中/停止等待状态；一个开关用于复位所有数据；通过两个开关的组合可以显示四种信息，包括当前计价（单位：元，精确到角）、当前行进总距离（单位：千米，精确到10米）、当前等待时间（单位：分钟）以及起步价内行进的距离（单位：千米，精确到10米）。计费规则为起步价9元/3公里；超出部分按2.4元/公里收费。停车等待时间内每十分钟加收一元，不足十分钟不计费。在起步价范围内，可以按照3元/千米的标准计算行进费用与等待时间产生的费用之和小于9元时视为仍在起步价内。 该项目作为Verilog硬件描述语言初学者的入门项目，内容包括分频器、计数器的设计以及计算与数码管显示模块的应用。对于理解和掌握这些基础概念具有一定的参考价值。