本项目为《数字逻辑》课程设计作品，采用VHDL语言实现了一个具备多种功能的数字时钟。该设计不仅涵盖了基本时间显示，还包含了闹钟、计时器及倒计时等多种实用功能，旨在通过实际项目的开发提升学生对硬件描述语言的理解与应用能力。
数字逻辑课程设计中的VHDL多功能数字钟是一个独特而复杂的设计项目。该设计具有以下功能：
1. 采用24小时制计时、显示，并具备整点报时、时间设置及闹钟等功能。
（一）计时：在正常工作状态下，每天按照24小时制度进行计时并显示，同时蜂鸣器保持静音状态。当到达整点时刻，系统将自动播报。
（二）校时：处于计时显示模式下，按下“set键”进入时间的“小时”调整阶段；再按一次“k键”，则切换至“分”的调节界面；继续点击“k键”，则会转到秒数归零状态。第三次按下该按键后，系统恢复原状。
1. “小时”校准模式：此时显示小时的数码管将闪烁，并以每秒增加一次的速度递增计时；
2. “分”校准模式：同理，在“分钟”的调节界面下，相应的数字显示屏也将呈现类似效果；
3. “秒复零”状态：在该状态下，“秒数”的显示部分同样会按照上述规则变化。
（三）整点报时功能：当时间接近整点的前一分钟（即59分），蜂鸣器将在第51、53、55和57秒发出频率为512Hz的声音，而在最后的一秒钟则播放出更高音调的提示声，以此宣告一个新小时的到来。
（四）显示：采用扫描方式驱动六个LED数码管来分别展示时分秒的信息；
（五）闹钟功能：当设定的时间到达后，蜂鸣器将以每秒一次的声音频率持续发出“滴”、“滴”的声响，延续60秒钟；同时，在闹钟定时状态下，会显示相应的时间。
（六）设置闹钟时间：在进入闹钟定时模式下按下“set键”，即可启动对小时的设定程序。随后每次按压“k键”将依次切换至分钟的调整界面，并最终返回到初始状态。
1. 在进行闹钟“小时”的调节时，相关数码管会以每秒递增的速度闪烁；
2. 调整分针的时间时，其显示效果亦同。
5星
