本资源提供了一个基于Xilinx Spartan6 FPGA平台的OV7670摄像头接口设计实验，包括Verilog源代码和ISE 14.7完整项目文件。
XILINX FPGA SPARTAN6 OV7670摄像头GVA显示实验VERILOG逻辑例程源码 ISE14.7工程文件
模块定义如下：
```verilog
module vga_disp(
input vga_clk,
input vga_rst,
input [63:0] ddr_data_vga, // DDR中的图像数据
output vga_hsync,
output vga_vsync,
output [4:0] vga_r,
output [5:0] vga_g,
output [4:0] vga_b,
output reg [10 : 0] x_cnt,
output reg [9 : 0] y_cnt,
output reg ddr_addr_rd_set, // DDR读地址复位信号
output reg ddr_rd_cmd,
output reg ddr_rden
);
```
5星
