关于LPDDR5信号完整性的研究.pdf

简介：
本论文深入探讨了LPDDR5内存技术中的信号完整性问题，分析了高速传输环境下的挑战，并提出了优化方案。 本段落探讨了在LPDDR5 SoC DRAM PoP系统中的信号完整性（SI）分析，该系统采用了1抽头DFE技术以应对6.4 Gbps的运行速度及0.47V VDDQ条件下的SS拐角挑战。通过引入DFE，反射引起的ISI得到了缓解，并且眼睛孔径也有所增加。尽管DFE在USB和PCIe等串行差分接口中已广泛应用，但在LPDDR5并行单端接口的应用则是首次尝试，面临着独特的问题——即JEDEC标准六边形眼图定义了两个定时规范：@Vref+/-0mV 和 @Vref+/-50mV。其中，Vref是用于测量眼睛张开度的参考电压。 根据分析结果，在写入过程中，对于所研究的信道而言，最佳的一抽头DFE反馈权重约为5 mV；在@ Vref + /- 50mV时可以显著增加眼孔径而不影响@ Vref+/-0mV下的性能。然而，若进一步提高该权重，则会导致过度均衡现象，在降低@ Vref+/-0mV下眼睛开口度的同时，即使在@ Vref+/-50mV下也能继续扩大眼睛孔径。