【swjtu】数字电路实验4_可控分频器设计.zip

简介：
本资源为西南交通大学《数字电路实验4: 可控分频器设计》压缩包，内含实验指导书、Verilog代码及测试波形等材料，适用于学习和研究数字电路的频率分割技术。 设计一个可控分频器用于FPGA开发板上的50MHz高频时钟信号处理。该分频器的输入为clk_in, 控制开关为sel，输出信号为clk_out。 当sel=0时，输出频率fclk_out应等于sn[3:0]Hz； 当 sel=1 时，输出频率fclk_out 应等于 sn[4:0] Hz。其中，sn代表学号，sn[3:0]表示取十进制学号的后四位数字, 而sn[4:0]则表示取后五位数字；如果学号最后四数为零，则将第五个数值设为32768。 此外，clk_out信号的占空比D需设定为20%，即高电平时间tH与周期T之比应满足 D＝tH/T = 0.2。 按照上述要求完成设计后进行实验测试。利用导线将 clk_out 接至实验箱CH0通道，并使用逻辑分析仪测量clk_out的实际输出频率和占空比，如若不匹配（误差须小于1%），则需要调整电路程序直至符合规定条件为止。