Verilog-Mersenne：基于Verilog的Mersenne Twister伪随机数生成器实现
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简介：
Verilog-Mersenne是一款基于Verilog硬件描述语言开发的高效伪随机数生成器，采用Mersenne Twister算法，适用于FPGA和ASIC设计中的高质量随机数需求。
Verilog Mersenne Twister自述文件有关更多信息和更新如下：
这是一个Mersenne Twister伪随机数生成器的实现，使用MyHDL测试平台并以Verilog编写。主要代码位于rtl子目录中。32位和64位版本分别完全包含在axis_mt19937.v和axis_mt19937_64.v文件内。
axis_mt19937模块实现了32位mt19937ar算法，而axis_mt19937_64则实现64位的mt19937-64算法。两者的唯一接口差异在于AXI流接口宽度的不同。
初始化完成后，两个内核都可以在每个时钟周期输出数据。AXI流接口是一种标准并行总线，其中tdata信号承载着数据输出，并由tvalid和踩踏信号执行握手操作。当断言tvalid时，表示tdata上的数据有效，并一直保持到被接收为止。
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