RISC-V内核、SoC平台以及相关的SoC源码。

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简介：
本文档详细阐述了致力于遵循RISC-V规范的各类内核和SoC所处的现状。为了进行任何增添或修改操作，请通过电子邮件联系我们。需要注意的是，列出的这些内核/SoC均尚未通过开发中的RISC-V合规性套件的验证。请务必将相关信息添加到列表中，并及时修正可能存在的错误。关于更详细的信息，请参考我们的资源。以下表格展示了核心数量名、供应商信息、链接、能力、私有规格、用户规格、主要语言、执照等关键数据： | 核心数名称 | 供应商 | 链接 | 能力 | 私下规格 | 用户规格 | 主要语言 | 执照 | | -------- | -------- | -------- | -------------------- | ------------------ | ------------------ | -------- | ------------- | | 阿维斯帕多半动态RV64 1.10 | RV64GC, 2.2 | 多核 | 支持V SystemVerilog | 商业执照 | | | | | 阿特雷维多半动态RV64 1.10 | RV64GC, 2.2 | 多核 | 支持V SystemVerilog | 商业执照 | | | | | RV32EC_P2 IQonIC作品 RV32 1.11 | RV32E [M] C / RV32I [M] C SystemVerilog IQonIC Works 商业许可证 | | | | | | | RV32IC_P5 IQonIC 作品 IQonIC |[ ] |[ ] |[ ] |[ ] |[ ] |[ ] |[ ]

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RISC-V内核、SoC平台及SoC源码列表：riscv-cores-list

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riscv-cores-list汇集了基于RISC-V架构的各种开源处理器核心和片上系统（SoC）平台，提供了详尽的源代码链接与描述信息，便于开发者进行研究、学习及应用开发。该页面需要添加或更改内容，请通过电子邮件联系。本段落档介绍了致力于实现RISC-V规范的各种内核和SoC的状态。请注意，这些内核/ SoC均未经过开发中的RISC-V合规套件验证。核心数：1.0（半动态）名称：Avior Sparrow 供应商：私有规格能力：RV64 1.10 RV64GC，2.2，多核支持V 主要语言及规范：SystemVerilog 执照类型：商业核心数：1.0（半动态）名称：Atreus 供应商：私有规格能力：RV64 1.10 RV64GC, 2.2 多核支持 V 主要语言及规范: SystemVerilog 执照类型: 商业核心数：32位名称：RV32EC_P2 供应商: IQonIC Works 能力: RV32E [M] C / RV32I [M] C 主要语言及规范 : SystemVerilog 执照类型：商业许可证核心数：32位名称：RV32IC_P5 供应商：IQonIC, 私有规格能力：未详细说明主要语言及规范: 未详细说明执照类型: 商业

基于RISC-V的蜂鸟SOC开源工程源码

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本项目为基于RISC-V指令集架构的蜂鸟SoC的开源工程源码，旨在提供一个灵活、高效的硬件平台，促进嵌入式系统和IoT设备的研发。蜂鸟SOC开源工程源码基于risc_v架构，在Quartus II 13.1环境下通过综合处理。

Pulp RTL代码，RISC-V核心，四级流水线，32位SoC

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本项目涉及将Pulp平台的RTL代码应用于构建一个具备四级流水线结构的RISC-V指令集架构（ISA）核心，并集成于一个完整的32位片上系统（SoC）中。在IT行业中，PULP（Platform for Ultra-Low Power）是一种专为低功耗嵌入式应用设计的开放源码处理器架构。RISC-V核是PULP平台中常用的一种核心，它是一种精简指令集计算机（RISC）架构，具有开放标准、模块化和可扩展的特点。本话题将围绕“pulp RTL代码，riscv核，四级流水，32位SOC”展开，详细阐述这些关键概念。 RTL（Register Transfer Level）代码是硬件描述语言的一种形式，如SystemVerilog，用于描述数字电路在寄存器传输级的行为。RTL代码是硬件设计的核心部分，因为它定义了数据如何在电路中的寄存器之间流动以及控制信号是如何决定这些传输发生的规则。在此例中，RTL代码被用来实现PULP平台上的RISC-V核，并且使得开发者能够优化处理器的性能、功耗和面积。 RISC-V是一个开放指令集架构（ISA），由加州大学伯克利分校开发，旨在提供一个免费且无版税的选择给硬件和软件设计师使用。基于这个ISA的RISC-V核心具有高效、灵活和可扩展的特点，在PULP平台上被用作微控制器或片上系统的核心以执行各种计算任务。四级流水线是现代处理器提高性能的一种常见技术，它将指令执行过程分为四个阶段：取指（IF）、解码（ID）、执行（EX）以及写回（WB）。每个阶段都在独立的硬件单元中进行操作，从而使得一条指令在进入下一阶段的同时前一条指令正在被执行。这样就实现了不同指令之间的并行处理，并提高了处理器的整体吞吐量。 32位SOC指的是这款设计基于一个32位RISC-V核心并且集成在一个系统级芯片内。这意味着该处理器可以访问大约4GB的内存空间，同时能够处理宽度为32位的数据，适合资源有限但需要一定计算能力的应用场景中的使用需求。文中提到“有说明书、测试环境”，表明这个项目不仅提供了源代码还包含了设计文档和验证工具。这些说明文档帮助开发者理解设计原理及操作方法；而测试环境则是用于验证硬件设计正确性的关键部分，通过仿真来模拟实际操作并检查是否符合预期的功能与性能指标。 pulp RTL代码，riscv核，四级流水线以及32位SOC代表了一个面向低功耗应用的先进处理器设计方案。该方案采用SystemVerilog实现，并且具有完整的开发和验证流程，为嵌入式系统的设计者提供了一种强大的计算平台。

RISC-V核心Verilog源码

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本资源提供开源RISC-V处理器的核心Verilog代码，适合用于研究、教学及基于RISC-V架构的硬件设计与开发。 RISC-V核心的Verilog源代码。

基于RISC-V处理器及卷积加速器的SoC系统

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本研究设计了一种基于RISC-V架构的片上系统（SoC），集成了高效的卷积神经网络加速器，旨在提供高性能计算能力的同时保持低能耗。为了提高卷积神经网络（CNN）的计算效率和能效，设计了一种支持8位定点数据输入的加速器，该加速器能够处理激活、批标准化及池化等常见于CNN中的运算类型。通过优化循环计算顺序并结合数据复用技术，显著提升了卷积操作的速度。基于软硬件协同设计理念，构建了一个包含RISC-V处理器和上述卷积加速器的系统级芯片（SoC）。该RISC-V处理器采用了开源指令集标准，并可根据具体需求扩展其功能特性。实验中将此SoC部署在Xilinx ZCU102开发板上运行，在测试过程中，RISC-V处理器与卷积加速器分别工作于100MHz和300MHz的频率下。最终结果显示，该设计实现了高达53.6 GOP/s（每秒十亿次操作）的算力，并且在使用VGG16网络进行图像推理计算时表现出良好的性能提升。

DE1-SOC培训教材及相关文档和代码

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本资源包包含DE1-SOC培训教材、操作指南及示例代码，旨在帮助用户掌握该开发板的各项功能与应用技巧。 de1-soc培训教材及相关资料文档代码由友晶科技提供。

Desktop SOC验证平台_ScientistDI1_UVM_UVM验证_uvm代码_

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本项目致力于开发基于UVM（Universal Verification Methodology）标准的桌面版系统芯片(SoC)验证平台。采用先进的UVM框架，编写高效的SystemVerilog验证代码，提升SoC设计质量与效率。附件为FPGA验证平台的代码，使用了UVM框架来搭建。分享111111111。

RISC-V源码.zip

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本资源包包含了基于RISC-V架构的开源源代码，适合于学习、研究和开发RISC-V处理器及配套软件工具。 RICS-V CPU 5级流水线实现已简单处理了跳转相关与写后读相关问题，但仍可进一步完善。项目包括内置指令集说明、完整测试文件以及一些附加说明文档。

Soc平台环境的微嵌实验搭建

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本项目旨在构建基于Soc平台的微型嵌入式系统实验环境，以促进学生深入理解硬件与软件协同工作原理，并提供实践操作机会。关于使用Xilinx Vivado与SDK的SoC平台搭建第二次微嵌实验报告。

含 RISC-V 内核的 32 位微控制器_Verilog 代码及文件下载

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这段资源提供了一个集成RISC-V内核的32位微控制器的Verilog代码及其相关文件下载，适合于嵌入式系统设计者和研究者使用。构建纯 RV32I 工具链riscv-tools 构建脚本中的默认设置将构建可以针对任何 RISC-V ISA 的编译器、汇编器和链接器，但这些库是为 RV32G 和 RV64G 目标构建的。按照以下说明构建针对纯 RV32I CPU 的完整工具链（包括库）。执行以下命令以在 /opt/riscv32i 中安装 RISC-V gnu 工具链和库，这些工具链和库将为纯 RV32I 目标进行构建。微控制器包含一个 32b RISC-V 内核、4KB SRAM、10位 ADC、12位 DAC、8个 GPIO 和两个 SPI 接口（主模式和从模式）。所有模块通过 AXI4 总线和 APB 总线连接。关于更多详情及使用方法，请参考下载后的 README.md 文件。