基于FPGA的四路电子抢答器设计.doc

简介：
本文档详细介绍了一种基于FPGA技术的四路电子抢答器的设计方案，包括硬件电路和软件编程两大部分。该系统能够实现多个参赛选手之间的快速、公平的抢答功能，并具有良好的可扩展性和灵活性。 ### 课程设计报告 **专业班级：** **课 程：** FPGA/CPLD原理及应用 **题 目：** 四路电子抢答器设计 **学 号、姓 名、同 组 人 成 绩:** 2013年5月 #### 设计目的 1. 进一步掌握QUARTUS软件的使用方法； 2. 学会运用VHDL语言进行小型数字电路系统的设计； 3. 掌握应用QUARTUS软件设计电路的方法流程； 4. 理解并掌握电子抢答器的设计技术。 #### 设计要求 1. **系统总体设计** - 制作一个能够容纳四支参赛队伍同时参与比赛的电子抢答装置。 - 装置具备第一抢答信号识别与锁定功能。一旦主持人发出开始指令，任何一支队伍按下按钮后，该队指示灯亮起，并在显示器上显示其编号。此时系统进入自锁状态，阻止其他队伍继续操作。 - 设计具有倒计时和超时警告机制的功能模块，在初始状态下允许主持人设置答题时间的初始值；当主持人确认抢答组别并启动倒计时时钟后，参赛者需在规定时间内回答问题，显示器从设定的时间开始递减至零。若超出限定时间，则扬声器发出警报。 - 每个队伍具有独立的得分显示和调整功能，在初始状态时允许主持人为每支队伍设置基础分数；抢答结束后由主持人根据答案正确与否进行加分或扣分操作。 - 提供一个系统复位按钮，以便在比赛过程中随时清零所有计数器及状态标志。 - 设定犯规警告电路，当参赛者超时抢答或者答题时间超出限制，则通过扬声器发出警示，并显示违规队伍编号。 2. **设计方案** 系统的输入信号包括：四组队伍的抢答按钮(A、B、C、D)，系统允许抢答信号(STA)和复位开关(RST)，计分时钟(CLK), 加减分数控制端(ADD, SUB, en)，倒计时时钟启动与停止控制(en，clk,rst); 输出信号包括：四组队伍的指示灯状态输出(A1、B1、C1、D1)，抢答成功后的显示编号以及各队得分情况。整个系统至少包含三个主要模块：抢答识别及锁定电路；倒计时和超时时钟控制单元；分数计算与显示部分，同时还需要一个用于外部信号输入处理的综合输出管理器。 3. **流程图** 流程图展示了从开始到结束的比赛过程，包括参赛队伍的抢答、回答问题以及相应的得分调整等环节。特别强调了违规操作时系统如何发出警告并记录相关事件的功能细节。 4. **顶层原理设计** 本节详细描述了整个系统的整体架构及其核心组件之间的交互关系。 #### 三、详细设计 （一）抢答识别及锁定模块 - 在主持人按下STA键后，四支队伍可以开始进行抢答。通过判断哪个信号最先变为高电平来确定哪一支队伍成功抢得先机，并将该队的编号输出至A1,B1,C1,D1端口以及STATES[3..0]四位二进制编码中以供后续模块识别使用；同时RING端在有成功的抢答动作时会发出警报声。其具体程序实现如下： ```vhdl library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity qdjb is port( STA,RST:in std_logic; -- 启动信号和复位信号 A,B,C,D:in std_logic; -- 四组队伍的抢答按钮输入 A1,B1,C1,D1,START:out std_logic; STATES:out std_logic_vector(3 downto 0) ); end qdjb; architecture one of qdjb is signal sinor,ringf,tmp,two:std_logic; -- 内部信号定义 begin sinor<=(A XOR B) XOR (C XOR D); -- 判断哪一组先抢答成功 two<=A and B; process(A,B,C,D,RST,tmp) begin if RST=1 then tmp<=1; A1<=0; B1<=0; C1<=0; D1<=0; START<=0; STATES<=0000; elsif tmp=1 then if STA=1 then START<=1; if (A=1AND B=0AND C=0AND D=0 ) then A1<=1; B1<=0; C