本项目采用VHDL语言在Quartus II 7平台上设计实现了一个高效的数字正弦信号发生器,适用于多种数字系统中的信号生成需求。
这是我们竞赛中的第二个实验项目——制作一个DDS信号发生器。我在网上查阅了许多相关资料,并在此与大家分享。
其中一个对我帮助很大的资源是南京理工大学提供的关于类似课题的讲解材料;另一个则是名为“基于FPGA的DDS信号源的设计”的文档,它为我的设计提供了重要的参考和指导思想。
接下来我会分享在实验中遇到的一些问题及解决方法。第一个问题是有关ROM定制的问题,即正弦函数查找表的设计。这个问题可以通过两种方式来解决:一种是使用MATLAB软件;另一种则是利用Excel进行操作。为了方便大家查阅,我将这两个文件一并提供(一个是makedata, 另一个名为“rom--数据.xcl”,两者生成的数据有所差异,因为我曾多次修改过这些设置)。
最后,我会附上整个项目的参考代码文件夹——dds_16_show。这个项目中采用了十六进制输出格式,因为考虑到FPGA显示管的限制(使用十进制需要六个数码管,而采用十六进制只需要五个即可完成任务)。