
Verilog时钟项目.zip
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简介:
本资源包包含多个Verilog语言编写的时钟项目,适用于数字电路设计学习与实践。内含不同复杂度与时钟功能的设计源代码及测试文件。
2019年北京大学的HDL课程中的闹钟电路实现包括以下几个模块:time_block是时钟模块,alarm_block是闹钟模块,toggle_switch用于控制闹钟鸣响,time_display将时钟输出信号转化为LED所需的信号输出,timer是最上层的模块,tb_timer则是测试程序。此电路可综合。
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