
采用SRT算法的单精度浮点除法器
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简介:
本研究提出了一种基于SRT(Sweeney-Robertson-Tocher)算法设计的高效能单精度浮点数除法器,旨在提升计算效率与准确性。
采用Verilog HDL语言,在FPGA上实现了单精度浮点除法器的设计,并通过应用SRT算法、SD表示法、常数比较法以及飞速转换法来提高电路的运算速度。本段落利用NC-sim和Maxplus2仿真软件进行了前仿真和后仿真实验,使用Synplify进行逻辑综合,采用EPF10K40RC208-3器件对除法器进行了详细的测试与验证。
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