Verilog中SDF标准延迟格式的详尽指南

简介：
本指南深入解析Verilog中的SDF标准延迟格式，涵盖其定义、语法及应用技巧，助力数字电路设计者精准建模与仿真。 标准延迟格式（SDF）是一种与工具无关的统一时序信息表示方法。它可以描述以下内容： - 模块通路延迟：包括条件和无条件的情况。 - 器件延迟、互连延迟以及端口延迟。 - 时序检查及路径与时延约束。 特别注意，在specity块中不能说明互连延迟或输入端口延迟。如果需要进行包含互连延迟的仿真，必须使用时序标注功能。 模块输入端口延迟（MIPD）指的是到达模块输入端口或双向端口处的延迟情况。这种类型的延迟能影响三种跳变：至1、至0以及至z状态。 单一源输入传输延迟（SITD），类似于MIPD，使用的是传输延迟，并且具备全局和局部脉冲控制功能。因此，它能对六种不同的信号转换情况进行处理：从0到1, 从1到0, 从0到Z, 从Z到0, 从1到Z以及从Z到1。 多重输入传输延迟（MITDs）与SITD类似，但它允许为每个源-负载路径独立设定延迟值。