基于Cyclone III FPGA的智能洗衣机控制器课程设计报告及Quartus 9.1工程源码.zip
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简介：
本资源包含基于Altera Cyclone III FPGA实现的智能洗衣机控制器的设计报告和Quartus 9.1工程源代码，适合电子工程与嵌入式系统学习者参考。
基于Cyclone3 FPGA设计的智能洗衣机控制器课设报告文档以及Quartus9.1工程源码文件可以作为学习参考。
课程设计名称及开发环境：题目为“智能洗衣机控制器的设计”，使用DE0板子进行实验，采用Verilog HDL语言编写代码。
参考设计内容与要求如下：
① 设计一个能够实现洗衣、漂洗和脱水功能的智能洗衣机控制器。
② 要求通过按键模拟控制洗衣机的操作，并能设置工作模式。为了便于观察，将设定的工作模式（1~5）以及整个过程所剩的时间用数码管显示出来（时间分辨率为1分钟），同时也能显示出当前的状态（注水、洗衣、排水或甩干）。具体模式如下：
【模式1】：强力洗 - 洗衣30分钟
【模式2】 ：普通洗 - 洗衣20分钟
【模式3】 ：轻柔洗- 洗衣10分钟
【模式4】 ：漂洗模式
【模式5】 ：甩干
注水、排水和甩干的具体时间分别为：每次注水1分钟，漂洗5分钟，排水1分钟, 甩干1分钟。洗衣步骤如下：
【模式1～3】： 注水-> 洗衣 -> 排水 -> 甩干 -> 再次注水 -> 漂洗 -> 排水 -> 甩干。
【模式4】 ：注水->漂洗->排水->甩干，重复进行。
【模式5】: 只有甩干。
要求实现逻辑控制过程，并可加入无水报警等功能。操作完毕后使用蜂鸣器提示两秒结束。
③ 需要画出洗衣机控制器的状态机图并写出状态编码方案。
④ 用Verilog语言描述设计，制定测试计划并在实验板上调试成功。
// 顶层模块
module init(cp_50,cp_502,BUTTON,key_0,key_1,key_2,key_3,key_4,key_5,key_6,LEDG,led0,led1,led2,led3,VGA_HS,VGA_VS,VGA_R,VGA_G,VGA_B);
input cp_50,cp_502;
input [2:0] BUTTON;
input key_0,key_1,key_2,key_3,key_4,key_5,key_6;
output [9:0] LEDG;
output [7:0] led0, led1,led2,led3;
output VGA_HS; // VGA H_SYNC
output VGA_VS; // VGA V_SYNC
output [3:0] VGA_R; // VGA Red[3:0]
output [3:0] VGA_G; // VGA Green[3:0]
output [3:0] VGA_B; // VGA Blue[3:0]
reg [7:0] TIME;
wire [9:0] LEDG;
wire [3:0] flag;
wire out0;
always @(posedge cp_50)
begin
case (flag)
4b0001 : LEDG <= 10b0000_0001; // 十进制为2的LED
4b0010 : LEDG <= 13b_ _ _ _ _ _ _ ____1;
...
default: LEDG[9:0] <= 13_ ___ ____1;
endcase
end
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