Verilog语言构建了一个单周期MIPS CPU，包含42条指令。

简介：
实验内容涉及ISA2的扩展，新增了3条指令。为了实现MIPS CPU，采用硬件描述语言（Verilog）进行设计，并支持一套经过定义的指令集。首先，ISA1包含42条指令，具体包括ADD、ADDU、SUB、SUBU、SLL、SRL、SRA、SLLV、SRLV、SRAV、AND、OR、XOR、NOR、SLT、SLTU、ADDI、ADDIU、ANDI、ORI、XORI、LUI, SLTI, SLTIU, LB, LBU, LH, LHU, LW, SB, SH, SW, BEQ, BNE, BGEZ, BGTZ, BLEZ, BLTZ以及J和JAL/JR。随后，ISA2引入了24条新的指令，具体包括add, sub, addu, subu, addi, ori, lui, and ,andi ,or ,nor ,slt ,sltu ,sll ,srl ,sllv ,srlv ,lw ,sw ,beq ,bne ,j 和 jal 以及 jr. 仿真软件Modelsim被用于对包含源代码以及实验报告的汇编程序进行模拟，并且模拟过程中需要考虑数据冒险和控制冒险的影响。