Actel新版IDE助力FPGA设计 添加时序约束功能

简介：
Actel公司发布了其最新版本的集成开发环境（IDE），该版本新增了便捷的时序约束功能，极大提升了工程师在FPGA设计过程中的效率和灵活性。 Actel公司日前宣布推出最新的Libero集成设计环境（IDE）6.2版本。新版本集成了最佳的设计工具，并具备了设计分析及时序收敛的全新重要功能，使现场可编程门阵列(FPGA)设计师在质量、效率和功能性方面达到最优效果。与Libero 6.2一同发布的还有Actel全新的SmartTime静态时序分析环境，能够帮助客户进行详细的时序分析和管理，并执行高级别的时序验证工作；同时通过与时序驱动布局布线紧密结合的方式确保可预测的时序收敛。 此外，在这个Libero版本中，Actel与Mentor进一步合作，将Mentor Graphics的世界级ModelSim AE仿真工具作为Libero“Gold”套装的重要组成部分。