序列相关同步检测电路属于电子科技大学电子设计自动化专业实验代码

简介：
电子科技大学研究生电子设计自动化相关课程实验（习题三）。实验任务要求在一个串行输入码流中滑动检测是否存在同步序列。具体端口功能说明如下：输入信号clk为时钟信号，具有1bit宽度；输入信号reset为复位输入信号，1bit宽度；输出信号sync为同步输出信号，1bit宽度；输入数据data为8bits宽度的采样输入位数据，采用2进制补码数表示。实验场景为通信领域中的链路分析，其中同步码序列长度为64bits。发送端的每一位电平状态由‘0’代表低电平，‘1’代表高电平构成。这些电平信号通过信道传输至接收端后，经过Analog-to-Digital Converter (ADC)采样处理。ADC输出的数据表示为2进制补码数，其中高电平采样值为+72，低电平采样值为-68。实验同步方法为：接收端累加器模块初始值设为0。每次采集一个采样输入位数据。若本地同步序列当前状态为‘0’，则将采样数据直接与累加器结果相加；若状态为‘1’，则取采样数据的反码后与累加器结果相加。随后，在固定方向上滑动本地同步序列一个bit位，并重复采集采样输入位数据这一过程，直至完成64bits判定及累加操作后捕获累加结果并锁存。对锁存的累加值取绝对值进行处理。