通过Verilog设计一种冯诺依曼结构的中央处理器。

简介：
通过Verilog语言进行设计，构建一个遵循冯诺依曼架构的中央处理器（CPU），并完成了以下四条指令的实现：首先，`addi`指令将寄存器`rd`的值更新为寄存器`rs`和立即数`imm`之和；其次，`lw`指令从内存中读取数据，并将结果存储到寄存器`rd`中，读取地址由寄存器`rs`和立即数`imm`共同决定；第三，`sw`指令将寄存器`rs`的值写入到内存指定位置，地址由寄存器 `rd` 和立即数 `imm` 共同确定；最后， `add` 指令将寄存器 `rd` 的值更新为 `rd` 的值加上 `rs` 的值。该CPU包含以下关键模块：一个存储器模块（Memory），用于存储程序和数据；一个时序信号生成模块（CLOCK），负责控制CPU的时钟节奏；一个取指令模块（IFU），负责从存储器中获取指令；一组通用寄存器（GR），用于存储数据和地址信息；一个算术逻辑单元（ALU），执行算术和逻辑运算；以及一个控制器（controller），协调各个模块的工作。 CPU实验报告详细阐述了设计的整体思路、程序代码的说明、模拟电路的示意图以及对实验结果的深入分析。