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基于Verilog的CPU设计,具备外部与定时中断功能及中断屏蔽与嵌套机制,附带指令集说明。

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简介:
本项目采用Verilog语言设计了一款支持外部和定时中断、具备中断屏蔽与嵌套能力的CPU,并提供了详细的指令集文档。 使用Verilog语言编写的CPU支持外部中断与时钟中断,并具备中断屏蔽与嵌套功能。此外还提供了详细的指令集文档及结构图,其中包含了对CPU每一拍控制信号的详细说明。

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