32位MIPS单周期CPU设计（合作院校包括武汉东湖学院和武汉大学等）
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简介：
本项目旨在设计并实现一个基于32位MIPS指令集的单周期CPU，合作单位涵盖武汉东湖学院及武汉大学等高校。
使用硬件描述语言（Verilog）设计单周期CPU，并支持以下指令集：{lw, sw, addu, subu, ori, sll, srl, beq, bne}。通过仿真软件Modelsim对汇编程序进行测试。
具体步骤如下：
1. 熟悉硬件描述语言（Verilog）和仿真软件Modelsim；
2. 使用硬件描述语言（Verilog）设计程序计数器模块（PcUnit）；
3. 使用硬件描述语言（Verilog）设计指令存储器模块（IM）；
4. 使用硬件描述语言（Verilog）设计寄存器文件模块（GPR）；
5. 使用硬件描述语言（Verilog）设计数据扩展模块（Extender）；
6. 使用硬件描述语言（Verilog）设计运算器模块（Alu)；
7. 使用硬件描述语言（Verilog）设计数据存储器模块（DMem）；
8. 使用硬件描述语言（Verilog）设计控制器模块（Ctrl）；
9. 使用硬件描述语言（Verilog）设计整机连接模块（Mips）。
10. 完成上述汇编程序的仿真调试。
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