设计与表征65nm抗辐射标准单元库

简介：
本项目致力于开发和优化65纳米工艺下的抗辐射标准单元库，通过精确的设计及全面的性能表征，确保其在恶劣环境中的稳定运行。 本段落提出了一种基于商用65纳米工艺在晶体管级设计抗辐射数字标准单元库的方法。当C单元的两个输入端具有不同的逻辑值时，其输出将进入高阻模式，并保持原有的输出逻辑电平不变；而当两输入端有相同的逻辑值时，该单元的功能类似于反相器。因此，它可以过滤掉由辐射粒子引起的单粒子翻转（SEU）效应或单粒子传输（SET）效应产生的毛刺信号。 在本段落设计的标准单元库中包含了一些抗辐射触发器，在晶体管级使用C单元进行设计。这使得芯片设计师能够利用该库来创建具有更强的抗辐射能力、更小面积、更低功耗和延迟的芯片。为了表征标准单元在硅片上的延迟特性，文中提出了一种基于环形振荡器结构的方法以测量每个单元的实际延迟，并验证其抗辐射性能。实验结果表明，所测得的标准单元库中的各个元件与版图后仿真相比，在10%误差范围内具有良好的一致性。