一种1 GHz～6 GHz宽频高线性度相位插值电路的设计和实现

简介：
本研究提出了一种新型相位插值电路，特别针对1 GHz到6 GHz的宽频率范围设计，具有高线性度的特点。该电路采用了先进的40 nm互补金属氧化物半导体（CMOS）工艺进行设计与制造，并通过数字滤波器输出互补的温度计码控制DAC输出电流的大小，实现了对输入差分时钟的相位权重分配，从而达到了128次相位插值功能。同时，该电路还配备了输入级4相校正电路和输出占空比调整电路，对差分信号进行了整形优化处理。仿真结果表明，该相位插值器在工作频率1 GHz到6 GHz范围内展现出良好的线性度性能，在数字噪声电平（DNL）方面最大误差不超过1.4 LSB，在积分非线性电平（INL）方面最大误差也不超过1.5 LSB，并且成功实现了对多款SerDes电路的集成应用。传统相位插值电路一般由两组差分对构成，并配置一个负载电阻，在信号切换过程中可能会产生尖峰杂波，从而降低其线性度性能。而本文提出的新型相位插值方案则通过引入四组差分对和四组数模转换器（DAC），并结合公共负载电阻RL，成功地消除了由于输入信号突变所带来的尖峰杂波问题，显著提升了电路的线性度。这种改进型电路架构在40纳米CMOS工艺下表现出了优异的仿真性能，在典型条件下其最大非线性度（DNL）控制在1.4 LSB以内，最大积分非线性度（INL）则不超过1.5 LSB，充分证明了该方案在实际应用中的高效性和可靠性。该相位插值电路由三个关键组成部分构成：输入4相校正电路、核心插值电路和输出缓冲电路。其中，输入4相校正电路采用交流耦合与差分放大的结合方式，有效去除共模信号并调节幅度影响，从而确保输入时钟之间的90°精确相位差。核心插值电路作为整个系统的核心模块，包含了两个完全相同的插值单元，每个单元均由四个差分对、四个DAC和公共负载电阻构成。输入的四相时钟经过数字滤波器处理后输出互补温度计码控制信号至DAC，以此调节输出电流大小并实现相位权重分配。最后，输出缓冲电路通过放大信号并转换为CMOS电平，并利用反向电路优化占空比设置，从而保证了系统输出时钟的高度稳定性和精确度。该创新性相位插值电路基于此方案显著改善了其线性特性和工作频率范围内的稳定运行能力。通过引入先进的电路调制技术，在信号切换过程中能够有效维持足够的线性特性，从而克服了传统设计中因信号切换而产生的线性度不足的问题。在1 GHz到6 GHz的信号传输范围内展现出卓越的性能特征，并已被广泛应用于多种高密度串行收发器（SerDes）芯片设计中。这种突破性的解决方案不仅提升了宽频范围内连续波锁振荡器（CDR）的工作性能，还为未来开发高速多通道并行通信系统中的时钟恢复技术提供了可靠的技术支撑，有助于推动相关领域的发展和进步。