边缘JK触发器

简介：
边缘JK触发器是一种电子时序逻辑电路，用于存储一位二进制信息。它在时钟信号的上升沿或下降沿改变状态，比同步JK触发器具有更强的抗干扰能力，在数字系统设计中应用广泛。 边沿JK触发器由两个基本RS触发器（通过与或非门⑴和⑵组成）以及两个输入控制与非门（即门⑶和门⑷）构成。 从J、K信号的传输路径来看，它们经过与或非门⑴和⑵时受到的时间延迟比在与非门⑶和⑷之间要短。当触发器处于初始状态Q=0，并且CP输入为0时，两个基本RS触发器（即门⑴和门⑵）被封锁而无法工作；与此同时，控制信号通过的两道闸口（即门⑶和门⑷）则保持开启的状态，此时输出由反馈回路与端子Q共同决定。因此，在CP为0的情况下，JK触发器维持当前状态不变。 当CP从低电平变为高电平时，首先被解除封锁的是两个基本RS触发器（即门⑴和门⑵）。与此同时，J、K信号经过延迟后传递至控制闸口（即门⑶和门⑷），但由于此时的CP信号仍为1且处于过渡阶段，所以不会对触发器产生影响。因此，在这种情况下JK触发器仍然保持原有状态。 然而，当CP从高电平重新变为低电平时，则首先被封锁的是两个基本RS触发器（即门⑴和门⑵）。尽管如此，由于与非门存在一定的传输延迟特性，其输出端的状态不会立刻发生变化。因此，在这一瞬间内会出现一种情况：控制闸口（即门⑶和门⑷）中各有1个输入信号为0态，从而使得触发器状态发生改变。