利用FPGA开发Verilog语言的计时器和倒计时系统设计。

简介：
功能描述：1. 计时器：该计时器系统采用了一种独特的结构，包含两个基于60进制的加计数器以及一个基于24进制的加计数器。它接收到1Hz（秒）的时钟信号CLK，经过两次60进制加计数后，产生1分钟的进位时钟信号，随后又经过一次60进制加计数，生成I小时的进位时钟信号，并将此信号传递给另一个24进制加计数器进行进一步的加计数。当加计数达到23:59:59时，接收到下一个秒脉冲，并产生相应的进位输出。这两个60进制加计数器和单个24进制加计数器的输出结果被发送至数码管进行显示，从而呈现出最终的计时器显示结果。值得注意的是，该秒脉冲信号来源于EDA实调仪上的20MHz晶振的分频。 2. 倒计时：该倒计时器系统同样基于60进制减计数器和24进制减计数器的组合。它同样接收到1Hz（秒）的时钟信号CLK，经过两次60进制减计数后产生I分钟的借位时钟信号，再经过一次60进制减计数生成I小时的借位时钟信号，并将此信号传递给24进制减计数器进行减计数。当减计数到达00:00:00时，产生相应的借位输出并同时停止倒计时过程，并发出预设的提醒信号。这两个60进制减计数器和一个24进制减计数器的输出结果被发送至数码管进行显示,从而呈现出最终的倒计数字面显示结果. 此外, 该秒脉冲信号来源于EDA实训仪上的20MHz晶振的分顿。 3. 附加100天倒计时：该功能可以参考上述倒计时代码实现。