车辆进出计数与状态机设计（基于Verilog HDL的停车场系统）

简介：
本项目旨在设计一个基于Verilog HDL语言的停车场管理系统，通过实现车辆进出计数及状态机功能，提升停车管理效率和安全性。 基于Quartus13.0的EDA课程要求编写Verilog代码如下： 基本要求： （1）根据给定图分析一辆车进入停车场时两个传感器ab依次产生的信号序列及对应的状态； （2）设计一个有限状态机FSM，依据两个传感器信号判断是否有车辆进入停车场，并考虑可能存在的行人干扰或其他非正常状况。当检测到一辆车真正完全离开传感器后，计数器加1。使用开关模拟两个传感器的信号输入，通过一个7段数码管显示已进入停车场的车辆数量。 选择合适的时钟频率并加入复位控制功能。 提高部分： 在满足基本要求的基础上进一步设计有限状态机FSM，在检测到有车辆进出停车场的情况下分别使计数器加1或减1（假设该停车场仅有一个出入口）。同样使用7段数码管来显示当前停留在停车场内的车辆数量。