针对CDR电路的相位插值选择电路设计

简介：
本项目专注于研发一种用于通信系统中的相位插值选择电路，特别针对码分多址(CDR)电路。通过优化相位检测与恢复技术，有效提升信号质量和抗干扰性能，适用于高速数据传输场景。 在高速多通道串行数据收发系统中，时钟数据恢复（CDR）电路扮演着关键角色，它能从接收到的数据流中提取出时钟信号并进行重新定时以减少传输过程中的失真。本段落提出了一种新的相位插值-选择方案，并利用CMOS技术实现了该方案。在0.18μm CMOS工艺条件下，通过Cadence的Spectre仿真工具进行了验证，结果显示此方案能够有效消除累积抖动并提高输入抖动容限。 高速通信系统中数据容易因各种噪声干扰而失真，因此CDR电路是确保准确接收的关键。传统的每个通道独立锁相环路设计在工艺、电压波动及严格功耗和抖动性能要求下已不再适用。为此，本段落提出了双环CDR的设计理念，通过共享同一锁相环为各通道提供多相参考时钟以完成数据重新定时的任务。这种方法不仅避免了不同锁相环输出的时钟差异对系统的影响，还减少了芯片面积与功耗。 为了实现双环CDR中的多相正交参考时钟生成，本段落提出了一种基于相位插值的新算法。设计中确定最小参考时钟相位数量为两个，在差分完成方式下每个信号自动产生互补的信号以满足采样需求，并简化了时钟分布网络同时降低了功耗和芯片面积。 传统正交时钟方案将360°范围分为四个象限，每个象限内进行90°插值。当插值向量从一个象限转到另一个象限时，它会被互补的时钟替代以减少抖动并保持相位连续性。这需要在不影响CDR环路正常工作的前提下精确控制和优化电路设计。 本段落采用0.18μm CMOS工艺技术并在SMIC工艺条件下进行仿真验证。如图所示，鉴相器是核心部分之一，用于检测输入数据与参考时钟之间的相位误差，并在数据跳变处采样实现自动重新定时。多点采样方案确保了满足所有要求。 通过精确控制插值权重，可以生成两个相位信号间的平滑转换以提高系统精度并减少抖动，为CDR电路提供了更好的分辨率和性能表现。此外，通常使用NMOS管作为开关来选择不同的相位时钟实现对不同相位的选取与控制。 开发板制作对于测试验证设计至关重要，它允许工程师在实际硬件上快速评估设计方案。ARM开发板因其高效率及灵活性成为嵌入式系统中广泛使用的工具平台之一。 本段落提出的相位插值选择电路方案对高速多通道串行数据收发系统的CDR电路优化具有重要意义，提高了传输准确性和稳定性，并减少了功耗和抖动性能要求，在高速通信设计方面给出了积极的指导。