基于并行实现的PRBS生成器——应用于高速SERDES的内嵌PRBS设计

简介：
本项目研究并实现了适用于高速SERDES系统的内嵌伪随机二进制序列（PRBS）生成器，采用并行处理技术优化了生成效率与速度。 我们知道PRBS发生器的串行实现方式是每隔一个串行时钟发出一位，在10个时钟后输出相应的数据位。这里约定高位先行的方式进行传输：例如 1001 1100 11，以高位先行表示为 1..0..0..1 1 1 0 0。 接下来我们探讨PRBS7的并行实现方法。在高速率处理中（如Gbps级别），现有的A/D转换器速度还远不能满足需求。根据以往的经验，在使用ALTERA Stratix IV FPGA进行数字设计验证时，当频率达到400M以上就难以通过综合。 实际应用中的PRBS发生器并不会采用串行输出方式，而是采取并行实现的方式。在高速SERDES中TX端以10/1的压缩率处理数据。因此，并行方法是更为实用的选择。