
Verilog模块的理解和使用。
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简介:
该模块(module)是Verilog语言中最基础的构建块,它构成了V设计中的核心组成部分。在一个V设计系统中,通常会存在由若干模块组成的结构。在进行模块划分的过程中,常常会发现某个较大的模块内部包含了若干个功能性的子模块。Verilog语言采用模块调用或模块实例化的机制,以此来连接这些子模块以及与它所关联的高层模块。
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简介:
该模块(module)是Verilog语言中最基础的构建块,它构成了V设计中的核心组成部分。在一个V设计系统中,通常会存在由若干模块组成的结构。在进行模块划分的过程中,常常会发现某个较大的模块内部包含了若干个功能性的子模块。Verilog语言采用模块调用或模块实例化的机制,以此来连接这些子模块以及与它所关联的高层模块。


