
基于Verilog的UART实现(含中断、奇偶校验及帧错误检测)
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简介:
本项目采用Verilog语言设计了一个完整的UART模块,支持硬件中断、奇偶校验以及数据传输中的帧错误自动检测功能。
输入信号 clk 为50MHz;输入信号 rst_n;输入信号 rx_in 为串行输入。
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简介:
本项目采用Verilog语言设计了一个完整的UART模块,支持硬件中断、奇偶校验以及数据传输中的帧错误自动检测功能。
输入信号 clk 为50MHz;输入信号 rst_n;输入信号 rx_in 为串行输入。


