
IEEE 1800.2-2017_SystemVerilog.pdf
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简介:
《IEEE 1800.2-2017 SystemVerilog》是针对SystemVerilog语言的标准指南,详细描述了该语言在硬件验证和设计中的应用规范。
SystemVerilog的IEEE1800标准(2017版)主要涵盖了UVM(Universal Verification Methodology),即通用验证方法学语言参考手册。
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