
利用工具检查RTL代码覆盖率.docx
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简介:
本文档讨论了在设计验证阶段中使用自动化工具来检测和提高RTL(寄存器传输级)代码的覆盖率的方法和技术。
在进行数字芯片开发时,大多数公司都会使用Verilog语言。当RTL代码接近完成阶段时,需要利用vcs与DVE工具来检查仿真的CASE语句覆盖率,确保代码的正确性。
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简介:
本文档讨论了在设计验证阶段中使用自动化工具来检测和提高RTL(寄存器传输级)代码的覆盖率的方法和技术。
在进行数字芯片开发时,大多数公司都会使用Verilog语言。当RTL代码接近完成阶段时,需要利用vcs与DVE工具来检查仿真的CASE语句覆盖率,确保代码的正确性。


