本资源包含AD9226高速ADC的FPGA驱动Verilog代码和用于EMO串口上位机通信的完整Quartus 18.0工程文件，适用于硬件设计与调试。
AD9226高速模数转换器的FPGA驱动verilog源码以及与EMO串口上位机通讯的Quartus 18.0工程文件可以作为学习设计参考。
模块定义如下：
```verilog
module ad9226_test(
input clk50m, // 输入时钟信号，频率为50MHz
input reset_n, // 复位信号输入端
input rx, // UART接收数据线
output tx, // UART发送数据线
input [11:0] ad1_in, // AD通道一的模拟量输入（用作测试）
output ad1_clk, // 为AD9226提供时钟信号给第一路采样
input [11:0] ad2_in, // AD通道二的模拟量输入（用作测试）
output ad2_clk // 为AD9226提供时钟信号给第二路采样
);
```
参数定义：
```verilog
parameter SCOPE_DIV =50; // 定义示波器分频系数。
assign ad1_clk=clk50m; // 将外部输入的时钟直接分配到ad1_clk，用于第一通道模数转换。
assign ad2_clk=clk50m; // 同样地为第二路采样提供相同的时钟信号
```
内部定义：
```verilog
wire [11:0] ad_ch1;
wire [11:0] ad_ch2;
wire [7:0] ch1_sig;
```
5星
