
高速缓存(Cache)的Verilog代码设计。
5星
- 浏览量: 0
- 大小:None
- 文件类型:None
简介:
该工程囊括了数据缓存D_Cache以及指令缓存I_Cache的Verilog代码和相应的仿真文件。Cache模块的各项详细技术参数,均以注释形式记录在.v文件中,供查阅。此外,16KB的D_Cache缓存采用了写回法结合写分配(二路)的策略进行连接。而16KB的I_Cache缓存则采用LRU替换策略,其核心功能是在CPU需要指令时,将指令从主存储器中搬运至I_Cache,随后再传递给CPU处理。与此同时,D_Cache在处理数据读取外,还需要重点关注数据写入环节的问题。值得一提的是,本工程具备与arm.v中的arm核协同工作的能力,并且主存的控制模块采用dram_ctrl_sim进行模拟。
全部评论 (0)
还没有任何评论哟~


