Spartan 6 FPGA 经典流水灯实验VERILOG代码及Xilinx ISE14.6工程文件.zip
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简介：
本资源包含经典流水灯实验的VERILOG代码和Xilinx ISE14.6工程文件，适用于基于Spartan 6 FPGA的学习与开发。
Spartan 6 FPGA 设计经典流水灯实验VERILOG源码 Xilinx ISE14.6 工程文件
拨码开关SW3作为开关信号，导航按键UP和DOWN作为LED流动方向控制信号，实现8个LED开关、方向可控的流水灯功能。
```verilog
module sp6(
input ext_clk_25m, // 外部输入25MHz时钟信号
input ext_rst_n, // 外部输入复位信号，低电平有效
input switch, // 拨码开关SW3输入，ON -- 低电平；OFF -- 高电平
input key_upup, // 上键按键输入，未按下为高电平，按下后为低电平
input key_down, // 下键按键输入，未按下为高电平，按下后为低电平
output reg[7:0] led // 8个LED指示灯接口
);
```
-------------------------------------
**按键抖动判断逻辑**
```verilog
wire key; // 所有按键值相与的结果，用于按键触发判断
reg[3:0] keyr; // 按键值key的缓存寄存器
assign key = key_upup & key_down;
always @(posedge ext_clk_25m or negedge ext_rst_n)
if (!ext_rst_n)
keyr <= 4b1111;
else
keyr <= {keyr[2:0],key};
wire key_neg = ~keyr[2] & keyr[3]; // 按键被按下标志位
wire key_pos = keyr[2] & ~keyr[3]; // 按键释放标志位
```
-------------------------------------
**定时计数逻辑，用于对按键的消抖判断**
```verilog
reg[19:0] cnt;
always @ (posedge ext_clk_25m or negedge ext_rst_n)
if (!ext_rst_n)
cnt <= 20b0;
else if(key_pos || key_neg)
cnt <= 20d0;
else if(cnt < 20d999_999)
cnt <= cnt + 1b1;
else
cnt <= 20d0;
reg[1:0] key_value[1:0];
always @(posedge ext_clk_25m or negedge ext_rst_n)
if (!ext_rst_n) begin
key_value[0] <= 2b11;
key_value[1] <= 2b11;
end else if(cnt == 20d999_999) begin
// 定时键值采集
key_value[0] <= {key_upup,key_down};
key_value[1] <= key_value[0];
end
wire [1:0] key_press = key_value[1] & ~key_value[0]; // 消抖后按键值变化标志位
```
------------------------------------
**流水灯开启、停止和流动方向控制开关、按键值采集**
```verilog
reg led_en; // LED流水灯工作使能信号，高电平有效
reg led_dir; // LED流水灯方向控制信号，1--从高到低流动，0--从低到高流动
always @ (posedge ext_clk_25m or negedge ext_rst_n)
if(!ext_rst_n) begin
led_en <= 1b0;
led_dir <= 1b0;
end else begin
// 流水灯开启停止控制
if(!switch[0])
led_en <= 1b1;
else
led_en <= 1b0;
// 流水灯方向控制
if(key_press[0])
led_dir <= 1b0; //从低到高流动
else if(key_press[1])
led_dir <= 1b1; //从高到低流动
end
```
------------------------------------
**LED流水灯变化延时计数器**
```verilog
reg [23:0] delay;
always @ (posedge ext_clk_25m or negedge ext_rst_n)
if(!ext_rst_n)
delay <= 24b0;
else
delay <= delay; // 原文中的“dela”可能为笔误，这里假设是delay
```
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