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RISCV-ISA-SIM: Spike，RISC-V指令集模拟器

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简介：
RISCV-ISA-SIM，又称Spike，是一款用于RISC-V指令集架构的开源全功能指令集仿真器。它为开发者和研究人员提供了一个高效的软件平台来测试和验证RISC-V程序及编译器。 Spike 是一个 RISC-V ISA 模拟器，实现了单个或多个 RISC-V 核心（hart）的功能模型。它的命名来源于美国跨大陆铁路竣工的金色尖峰。 Spike 支持以下 RISC-V ISA 功能：RV32I 和 RV64I 基本指令集 v2.1、Zifencei 扩展程序 v2.0、Zicsr 扩展 v2.0、M 扩展 v2.0/v2.1、F 扩展 v2.2、D 扩展 v2.2、Q 扩展 v2.2、C 扩展 v2.0、B 扩展 v0.92 和 K 扩展 v0.8。此外，它还支持带 Zvlsseg/Zvamo 的 V 扩展（需要 64 位主机）以及双端性符合 RVWMO 和 RVTSO（峰值顺序一致）。Spike 还实现了机器模式、主管模式和用户模式的版本 v1.11，并提供虚拟机监控程序扩展 v0.6.1 及 svnapot 扩展 v0.1。此外，它还支持调试功能 v0.14 版本及相关的 API。

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  • RISCV-ISA-SIM: Spike，RISC-V指令集模拟器
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    RISCV-ISA-SIM，又称Spike，是一款用于RISC-V指令集架构的开源全功能指令集仿真器。它为开发者和研究人员提供了一个高效的软件平台来测试和验证RISC-V程序及编译器。 Spike 是一个 RISC-V ISA 模拟器，实现了单个或多个 RISC-V 核心（hart）的功能模型。它的命名来源于美国跨大陆铁路竣工的金色尖峰。 Spike 支持以下 RISC-V ISA 功能：RV32I 和 RV64I 基本指令集 v2.1、Zifencei 扩展程序 v2.0、Zicsr 扩展 v2.0、M 扩展 v2.0/v2.1、F 扩展 v2.2、D 扩展 v2.2、Q 扩展 v2.2、C 扩展 v2.0、B 扩展 v0.92 和 K 扩展 v0.8。此外，它还支持带 Zvlsseg/Zvamo 的 V 扩展（需要 64 位主机）以及双端性符合 RVWMO 和 RVTSO（峰值顺序一致）。Spike 还实现了机器模式、主管模式和用户模式的版本 v1.11，并提供虚拟机监控程序扩展 v0.6.1 及 svnapot 扩展 v0.1。此外，它还支持调试功能 v0.14 版本及相关的 API。
     
  • RISC-V工具（ISA模拟器与测试）- riscv-tools
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    riscv-tools是一款专为RISC-V指令集架构设计的开发工具包，内含ISA模拟器和全面的测试套件，助力开发者高效验证及优化代码。 此存储库包含一组RISC-V模拟器和其他工具，包括以下项目：ISA级的模拟器、一系列针对不同指令集架构（ISA）级别的测试案例、涵盖所有RISC-V操作码的枚举列表，其中包含了bbl（一种用于Linux及其他类似操作系统内核启动加载程序）和pk（一个代理内核），该代理内核通过将目标计算机应用程序转发到主机来调用这些应用。此后，一些在此存储库中维护的RISC-V工具已被转移至其父项目，在这里不再包含它们。您所喜欢的操作系统版本可能已经包含了这些上游工具的软件包；如果没有，则可以参考以下收藏夹： 您的操作系统发行版可能已提供含有RISC-V交叉编译器的软件包，这是入门的最佳途径。 截至本README编写时（2019年3月），我能够轻松找到ALT Linux、Arch Linux、Debian、Fedora、FreeBSD和Mageia等系统中包含相关工具的情况。
     
  • RISC-V V向量扩展指令集
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    RISC-V V向量扩展指令集是一种高效的并行计算解决方案，它通过添加对矢量操作的支持来增强处理器性能，在机器学习、信号处理等领域展现出显著优势。 本段落档详细介绍了向量扩展技术的各个方面，包括向量寄存器状态映射、指令格式、加载与存储操作、内存对齐约束及一致性模型等内容。文档首先定义了向量元素与寄存器状态之间的关系，并阐述了向量指令的基本结构。随后引入了一系列配置设置指令（如vsetvl、ivsetiv和vlsetvl），用以设定向量长度(VL)和向量对齐长度(AVL)，为后续操作奠定基础。 文档进一步深入探讨了向量加载与存储的操作细节，以及如何确保内存访问的高效性和准确性。接着介绍了各种算术指令格式及其应用范围，包括整数、定点及浮点运算等，这些支持广泛的数学计算需求，并提升了高性能计算的能力。 此外还涵盖了归约操作、掩码控制和置换指令等内容，极大地增强了向量处理能力的灵活性与功能性。文档最后讨论了异常处理机制并列举了一系列标准向量扩展指令集，为不同应用场景提供了丰富的功能选项及性能优化方案。
     
  • RISC-V指令集指南手册
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    《RISC-V指令集指南手册》是一本全面介绍RISC-V架构及其指令系统的权威资料，适合硬件设计者、软件开发者及计算机科学爱好者阅读。 ### RISC-V指令集手册知识点概述 #### 一、RISC-V指令集手册基本信息与版本迭代 **手册名称**：RISC-V指令集手册 **版本**：2.1 版 **出版时间**：2016年5月31日 **作者**：Andrew Waterman, Yunsup Lee, David Patterson, Krste Asanović **所属机构**：University of California, Berkeley #### 二、RISC-V指令集手册主要内容 ##### 2.1 版本更新内容： - **注释部分补充和完善** - **章节版本管理优化**，每一章都有独立的版本号 - **长指令编码调整**，对超过64位的长指令格式进行了修改以避免移动rd区分符 - **CSR指令描述方式变更**：使用基本整数格式来表示，并引入了计数器寄存器。 - **SCALL和SBREAK指令重命名**为ECALL和EBREAK，编码与功能保持不变。 - **浮点NaN处理规则澄清** - 明确规定当发生溢出时从浮点到整型转换后的返回值 - 更详细地定义了LRSC（Load-ReserveStore-Conditional）操作在各种情况下的行为规范 - 提出了RV32E ISA提案，减少整数寄存器数量以适应特定需求。 - **调用约定修订**：放宽软浮点调用时的栈对齐要求，并详细描述了RV32E调用约定 - 更新C压缩扩展提案至版本1.9 ##### 2.0 版本主要内容： - 将ISA分为一个整数基本内核和多个标准扩展。 - **指令格式重组**以提高立即数编码效率。 - 定义为小端存储器系统，而大端、双端被视为非标准变体 - 引入Load-ReservedStore-Conditional（LRSC）原子操作指令集 - AMO和LRSC支持释放一致性模型 - **FENCE指令**：增加细粒度的内存与IO序列化控制功能。 - 加入fetch-and-XOR AMO，调整AMOSWAP编码以优化性能 - 使用AUIPC替代RDNPC，并改进JAL指令格式及目标寄存器设置 - 简化了JALR的设计并允许存储更多数据于函数指针中 - 重命名部分浮点指令：MFTX.S、MFTX.D分别更名为FMV.X.S、FMV.X.D；MXTF.S、MXTF.D改为FMV.S.X和FMV.D.X； - MFFSR与MTFSR改名为FRCSR和FSCSR - 新增独立访问fcsr寄存器舍入模式及状态位的指令：FRRM, FSRM, FRFLAGS 和 FSFLAGS #### 三、RISC-V指令集手册的意义与应用价值 该手册不仅为设计者提供了详细的规范，还给软硬件开发者和研究学者提供了一个深入了解架构的机会。通过持续更新，它确保了体系结构的稳定性和兼容性，并展示了社区对这一领域的贡献和支持。这有助于促进RISC-V生态系统的发展壮大。
     
  • 简化版RISC-V指令集
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    简化版RISC-V指令集是指从标准RISC-V指令集中精简而来的一套指令系统，旨在减少处理器核心复杂度和提高能效，适用于资源受限的应用场景。 RISC-V指令集包含32位指令和RV32C的16位指令，但缺少一些指令，例如32位的li伪指令以及RV64中的sd、ld等指令。缺失的指令可以根据其类型进行推测：比如汇编代码中的一条ld指令为0x60a2 ld ra,8(sp)，二进制表示形式是0110 0000 1010 0010。由于该指令属于I型且长度为16位，可以推测它符合CI-type格式。具体分析如下：fun3: 011, op: 10, imm: 0010_00（8的二进制表示），rd: 0000_1。
     
  • RISC-V 模拟器：RISC 的简易仿真器-V
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    RISC-V模拟器：RISC的简易仿真器-V是一款专为学习和研究RISC-V架构设计的软件工具。它提供了一个用户友好的界面，方便开发者在不依赖硬件的情况下进行代码调试与测试，是初学者了解RISC-V指令集的理想选择。 项目介绍：RISC-V 仿真器 1. 项目简介： 本项目旨在创建一个简单的单周期 RISC-V 模拟器，能够执行 add、addi、beq、jal、jalr、ld 和 sd 等指令。我实现了部分源代码，并基于课程提供的主要骨架代码进行开发。根据 RISC-V 的流水线模型，我的代码由五个模块组成：指令提取（Instruction Fetch）、解码（Decode）、执行（Execute）、内存访问（Memory）和回写（Write Back）。 2. 代码说明： 在解释之前，请先了解我对部分原始框架的修改内容。初始化阶段中，为了方便指令解析，我创建了一个数组来指示从最低有效位到最高有效位的32个比特位置。计算机的基本地址单位为8字节，即一个字大小是4字节。RISC-V 使用 4 字节指令长度，因此程序计数器（PC）始终以 4 的倍数递增。然而，在这个模拟中我们一次读取一条十六进制格式的指令。 解码阶段：在此部分，模块需要解析出具体的指令类型，并从寄存器文件里取出所需的数据。在这一节内，我们需要明确执行、加法以及回写等操作的具体步骤和逻辑关系。
     
  • RISC-V汇编语言（riscv-asm）
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    RISC-V汇编语言（riscv-asm）是一种用于RISC-V开源指令集架构的手动或半自动编程方式，直接使用机器码指令编写程序，适用于嵌入式系统和高性能计算场景。 这个简单的RISC-V汇编程序支持带有几个标准扩展的RV32和RV64架构。它的输出是一个原始列表，列出了源代码行、地址以及字节（以十六进制表示）。当前不支持生成ELF文件。 指令集及扩展如下： - RV32G (IMAFD_Zicsr_Zifencei) - RV64G (IMAFD_Zicsr_Zifencei) - C-压缩指令 - E-16个寄存器 - Q-四重浮点数支持 - Zfinx-X寄存器中的浮点数 其中包含一个非常简单的example.rva。尝试使用make命令编译示例： ``` $ make example .rva.tcl -march rv32gc example.rva 00005 0100 00C58533 add a0, a1, a2 00006 0104 FFFFC297 auipc t0, top ```
     
  • RISC-V调试模块的实现：riscv-debug
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    riscv-debug是针对RISC-V架构设计的一款高效能调试工具模块。它提供了全面的调试功能，包括断点设置、寄存器读写和内存访问等，极大地方便了软件开发与系统测试过程。 关于这个项目： 实现RISC-V调试规范（版本1.3） 目标平台：DE10-Lite 本项目使用的调试传输是英特尔FPGA虚拟JTAG。 riscv-openocd目录包含VJTAG支持。
     
  • RISC-V指令集中文版.zip
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    本资源为RISC-V指令集架构的中文版本，旨在帮助国内技术开发者和研究人员更好地理解和应用这一开源处理器架构。包含详细规范文档，适合学习与教学使用。 RISC-V指令集可以自由地用于任何目的，允许任何人设计、制造和销售基于RISC-V的芯片和软件。
     
  • RISC-V指令集解析详解
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    本书深入浅出地解析了RISC-V指令集架构的核心原理与特性，详细介绍了其各种标准扩展及其应用实例。 RISC-V是一种开源的精简指令集计算（RISC）架构。它由加州大学伯克利分校的研究人员开发，并于2010年首次公开发布。该架构因其模块化设计、开放许可以及广泛的社区支持而受到关注，适用于从微控制器到超级计算机的各种应用领域。 RISC-V的设计理念是通过简化指令集来提高硬件效率和软件可移植性。它包含一套基础的32位指令集，同时提供扩展选项以满足特定应用场景的需求。这种灵活性使得开发人员可以根据项目需求选择合适的架构配置，从而在性能、功耗以及成本之间找到最佳平衡点。 由于其开放性和易用性特点，RISC-V已经成为全球范围内众多研究机构和商业公司关注的焦点，并且正在推动计算机硬件设计领域的创新与发展。