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大二上学期计组作业基于虚拟实验平台提供Virelog源代码及工程文件包支持指令流水线设计，单周期结构方便自取

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简介：
涵盖每个模块的独立源码及全部代码

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  • 计算机组成原理实验（Modelsim、单周期及多周期流水线）
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    本课程通过Modelsim仿真软件和实际硬件设计，深入探讨计算机系统的组成与工作原理。涵盖单周期处理器和多周期流水线架构的设计实现，强调理论与实践相结合，旨在培养学生的硬件系统开发能力。 我们学校（某中部985高校）的计组实验资料大全包括软件安装包、实验指导书、代码以及实验报告。虽然我至今还没有完全掌握这些内容，但还是想分享出来帮助后来的同学。
  • 基于Vivado的单周期流水线CPU源码、仿真及实验报告——计算机组成与结构实验
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    本项目提供了一个在Xilinx Vivado环境下设计和实现的单周期流水线CPU源代码及其仿真实验，旨在辅助学生理解和掌握《计算机组成与结构》课程的核心概念。通过详细的实验步骤和结果分析，帮助学习者深入理解处理器的设计原理及其实现细节。 计算机组成与结构实验基于Vivado实现的单周期流水线CPU源码及仿真+实验报告本课程实验手册总共分为9个实验，分别是基本门电路的实现、多路选择器的实现、加减法器的实现、移位器的实现、寄存器堆的实现、存储器的整体封装、ALU 的整体封装、支持异常和中断的单周期 CPU 实现以及解决数据冒险的带流水线的CPU。
  • 基于RISC-V架构的45条指令单周期CPU设计（机组大作业）
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    本项目为大学课程设计作品，采用RISC-V架构实现了一个包含45条指令的单周期CPU。该设计旨在加深学生对计算机体系结构的理解与实践能力。 内含CPU所有Verilog源码及论文详细解析，作业成绩为优秀，所有代码和论文均为原创，严禁二次转载。
  • MIPS-Logisim：模拟MIPS指令的多周期、单周期及五级流水线方法
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    MIPS-Logisim是一款用于教育目的的工具，帮助学习者通过多周期、单周期和五级流水线三种方式来理解和模拟MIPS处理器的工作原理。 在多周期、单周期和5级流水线的MIPS指令模拟中使用MIPS-Logisim工具。作者Jagdeep Singh和Muhammed Shafiq提供了详细的指导。 首先，需要将MIPS指令以十六进制形式给出，并且转换为小端格式。可以使用Aside或其他类似工具来完成这一过程。例如，对于像 `add $1, $1, $1` 这样的MIPS指令，在经过转换后将以20082100的十六进制形式出现，必须将其作为 00210820 加载到指令存储器中。 具体步骤如下： 1. 输入想要模拟的MIPS指令，并确保CPU设置为MIPS模式。 2. 在CPU旁边的工具栏中点击“assemble”（黑色按钮）进行编译处理。 3. 使用文本编辑器打开生成的.obj文件，从中读取HEX形式的指令代码。 加载指令的具体操作如下： 1. 右键单击位于界面左侧通常为最左边的ROM模块，即指令存储器。 2. 选择“加载”选项，并从弹出菜单中选取包含十六进制MIPS指令的文本段落件进行导入。
  • 西北工业大学计算机组成与结构基础实验满分记录：周期及流水线CPU代码和报告
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    本课程项目聚焦于设计和实现周期及流水线型CPU，涵盖计算机组成原理与硬件描述语言的应用。通过详尽的实验报告，总结优化策略并分享满分经验。 实验分块已打包在压缩包内，包含所有.v源文件。部分有QuestaSim或Vivado仿真工程，并含有单周期和流水线报告各4份。最终实验成绩为满分。
  • 西北工业大学计算机组成实验-单周期与多周期CPU.zip
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    本资源为《西北工业大学计算机组成实验》项目文件，包含单周期和多周期CPU设计内容。适合进行深入学习和研究计算机体系结构的学生使用。 单周期CPU指的是在一条指令的执行过程中仅使用一个时钟周期即可完成，并随后开始下一条指令的执行过程。也就是说，每条指令都将在一个单独的时间段内被处理完毕。 当CPU进行操作时通常需要经历以下几个步骤： 1. 取指令（P）：根据程序计数器PC中的地址位置，在存储器中读取一条具体的指令；同时，依据该命令长度，自动增加的PC会生成执行下条指令所需的新的地址。然而遇到“转移”类型的指令，则控制器将把相应的“新地址”送至PC，并对这些信息进行必要的转换处理。 2. 指令译码（ID）：在此步骤中，针对取指操作所得到的具体命令进行全面分析与翻译工作，以便识别出其所需执行的操作类型并生成一系列对应于该指令的控制信号。这将用于在后续的实际执行阶段驱动各种具体动作的发生。 3. 执行指令()：依据先前译码环节产生的那些特定控制信号来实际进行相关操作，并最终完成任务转入结果写回状态以结束当前流程。 4. 存储器访问（EV）：所有涉及存储器的数据读取或写入活动均在此阶段内执行。这一步骤负责提供对所需数据的地址定位，将信息存入指定位置或者从该地点提取出对应的内容进行处理操作。
  • 西北工业大学计算机学院计组实验单周期CPU设计
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    本课程为西北工业大学计算机学院开设的专业实验课，旨在通过单周期CPU的设计与实现，帮助学生深入理解计算机体系结构原理。参与者将亲手搭建一个简单的单周期处理器，并完成一系列验证任务，以此加深对指令执行流程、硬件逻辑电路及Verilog等编程语言的理解和应用能力。 这段文字描述了一个单周期CPU的所有代码，并且各个模块分工明确，可以直接在指定平台上提交并通过审核。此外还包含一份实验报告供参考使用。所有代码均为本人原创编写，无需担心查重问题。但是请注意，由于该资源可能已被多人购买或拥有，因此建议进行适当修改以降低查重率。（单周期CPU设计相对简单且价格较低）。
  • 基于 Verilog 的单周期 MIPS CPU 设计（支持42条指令）
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    本项目设计并实现了一个基于Verilog语言的单周期MIPS处理器，能够执行包括算术、逻辑和控制转移在内的42种不同指令。 实验内容（ISA2新增3条指令） - 使用硬件描述语言（Verilog）设计MIPS CPU，支持以下指令集： - ISA1 = {ADD/ADDU/SUB/SUBU/SLL/SRL/SRA/SLLV/SRLV/SRAV/AND/OR/XOR/NOR/SLT/SLTU/ADDI/ADDIU/ANDI/ORI/XORI/LUI/SLTI/SLTIU/LB/LBU/LH/LHU/LW/SB/SH/SW/BEQ/BNE/BGEZ/BGTZ/BLEZ/BLTZ/J/JAL/JR/JALR}，共42条指令。 - ISA2 = {add, sub, addu, subu, addi, ori, lui, and, andi, or,nor，slt, sltu, sll, srl,sllv,srlv,lw,sw,beq,bne,j,jal,jr}，共24条指令。 - 使用仿真软件Modelsim对存在数据冒险和控制冒险的汇编程序进行仿真实验。实验文件包含源代码以及详细的实验报告。
  • RISC-V 单周期与流水线CPU设计，基于MiniRV-1指令集，Verilog实现
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    本项目基于MiniRV-1指令集，采用Verilog语言实现了RISC-V架构下的单周期及流水线CPU设计，适用于计算机体系结构教学和研究。 RISC-V单周期和流水线CPU设计基于miniRV-1指令集，使用Verilog语言编写。该设计包括了RISC-V 32位处理器的相关内容，并提供了相应的代码文件risc-v-32-cpu.zip。这些设计方案涵盖了从单周期到多级流水线的实现方法，适用于学习和研究RISC-V架构的基本原理和技术细节。