基于硬件加速器的高效能芯片仿真与验证

简介：
本研究聚焦于利用硬件加速器技术提升芯片仿真和验证效率，旨在缩短设计周期并提高产品质量。 展示了一款高性能无线局域网芯片采用硬件仿真加速器进行全芯片仿真的工作。该芯片采用了4发4收多天线、256QAM技术，最高可以实现1.2 Gbps的数据吞吐率。由于设计复杂且规模庞大，传统的软件模拟和FPGA仿真难以快速定位与解决错误问题。因此，在这种情况下使用硬件仿真加速器Palladium XP提供的全电路仿真方式（In-Circuit Emulation mode, ICE mode）成为更为有效的方法。 在实际应用中，一个1000帧的测试用例可以在20分钟内完成，相比传统的软件模拟提高了400倍以上的效率，并且能够提供所有必要的波形供下载分析。这种方法大大加快了复杂芯片的设计效率。 在电子设计领域，确保集成电路正确性的关键步骤是芯片验证，特别是在设计复杂的超大规模集成电路时尤为重要。随着技术的进步，无线局域网芯片的性能不断提高，如文中提到的4发4收多天线技术和256QAM调制模式使得数据吞吐率达到1.2 Gbps。然而这种高复杂度的设计带来了巨大的验证挑战。 传统的软件模拟方法虽然在子模块设计阶段有一定作用，但在全芯片验证时效率低下，往往需要数小时甚至更长时间来完成一次模拟。FPGA原型验证虽能提供全速运行环境，但错误定位和分析方面并不理想，每次修改都需要重新综合耗费大量时间。 为解决这些问题，硬件仿真加速器应运而生，并提供了介于软件模拟与FPGA验证之间的解决方案。例如Cadence的Palladium XP具备In-Circuit Emulation (ICE)模式，在不牺牲观测和分析能力的前提下大大提高仿真速度。ICE模式允许DUT及测试代码下载到硬件加速器上，实现全电路仿真，极大地提升了调试效率。 文中提到在1000帧的测试用例中使用Palladium XP可以在20分钟内完成，相比软件模拟提高了400倍以上的效率，并提供了所有必要的波形供下载分析。为了配合硬件仿真加速器需要对仿真的代码进行修改以符合可综合的要求，在ICE模式下运行。 这包括使用Verilog等语言编写设计逻辑及构建满足硬件执行的测试环境。此外，Palladium XP还提供软件模拟加速模式（Simulation Acceleration, SA），允许在不改变原有测试代码的情况下将DUT部分下载到硬件上，提供了灵活的验证策略。 基于这种高性能芯片仿真与验证方法是应对复杂芯片设计挑战的有效手段，可以显著缩短验证周期并提高错误定位精度从而加快整个芯片的设计流程。这对于推动新一代无线通信技术的发展如5G通信标准实施具有至关重要的作用。随着硬件仿真技术的进步未来在该领域将出现更多高效智能化的解决方案进一步提升设计效率。