西南交通大学：计算机组成原理实验课程设计（源文件）
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简介：
本源文件为西南交通大学计算机科学与工程学院《计算机组成原理》课程的实验设计资料，涵盖理论与实践结合的教学内容，旨在提升学生的硬件系统理解与开发能力。
一. 实验目的：通过学习简单的指令系统及其各指令的操作流程，用 Verilog HDL 语言实现一个基本的处理器模块，并通过调用存储器模块将该处理器与内存连接起来，构建简化的计算机核心部件组成的系统。
二. 实验内容：
1. 底层使用 Verilog HDL 语言设计简单的处理器模块。
2. 设计并实现64×8位的存储器模块。
3. 在顶层通过原理图的方式把简单的处理器模块和内存模块连接起来，形成一个简化的计算机核心部件系统。
4. 将指令序列存入内存中，并分析这些指令在执行过程中的流程。
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